不定記　[exa5]　

間に合わせ的なIntelのデュアルコアCPU

いやホントにマルチダイシングルパッケージのCPUを導入するとは。むかーし、Pentium Proの頃に一度失敗してたねぇ。（アレはDie to Memory Connect pathが難しくて歩留まりが悪かっただけですが）

共有バスのP4バスなのでこういう形でArbiterをコアに実装しない形での構成も可能なんですねぇ。

ただ記事にもあるようにAPICでデュアルCPUマシンとほぼ同じ振る舞いを制御するので、ソケットpinに追加が入ってるのでしょう（1ソケットに2CPU入れ込んでることになるので）。
つまるところあれです。945/955チップセットはデュアルCPU対応チップセットに近い、転送先調停ができるチップセットだと。

…なんかすげぇ力業感が漂ってきて最高なのですが。

AMDのK8コアは元々cc-NUMA構成を取るアーキテクチャ（というかアクセス先メモリ空間の物理的所属すら隠蔽されるX-Fireテクノロジー）ですので、Xbar SwitchでCPUコアとI/Oが接続されているデュアルコアでもデュアルCPUでも同じように扱えるデザイン（ただ現状のバス仕様はHyperTransportリンクでやりとりされるExecution Core Numberが3bitなので8コアまでのはず）で、そもそもAPICもSRIも最初から導入されていますので、デュアルコアにするのはただCPUコア落とし込めばきれいにデュアルコアCPUができるわけですが、そとからみるとどっちも同じ訳ですね。ううーん。
ただFSB共有で1ソケット（つまり調停がChipset側）ということは粒度が細かい切り替えに対してはHyper-Threadhingなどより格段にスイッチレイテンシが増大するのではとかあるのですが大丈夫なのかな。
あと確実に言えることは周波数の上昇がプロセルルールの微細化を待たないとほぼ不可能だろうと（アナログ部分がかなりきついことになってそうです）。というかデュアルコア化で周波数が下がりますが、おそらくAMDの方が低下が少ないかと。構造上。

AMDがデスクトップ向けAthlon 64のデュアルコア製品をデモ

で、結局Pentium XEは早く出てくるのはわかったのですが、Pentium Dはいつ頃ボリューム生産に移るのでしょうか？なんかあんまり早くないっぽいのですが…